ASIC SoC2009. 8. 26. 05:57
SystemC에서는 3개의 Thread 모델링 방식을 제공하는데
어떤 것이 하드웨어적으로 맞는지에 대해서는 그 상황에 따라서 선택하는 것이 좋습니다.
하지만 합성을 목적으로 한다면, SystemC 합성 툴이 제시하는 문법에 따라서 정리하는 것이 나중에 번거롭게
두번 작업하지 않고 정리할 수 있습니다.

Forte에서 제공하는 자료에는 아래와 같은 형태를 권장하고 있습니다.
이해를 쉽게 하기 위한 그림이 아래와 같습니다.


사용자 삽입 이미지




위의 그림은 Verilog와 비교하여서 준비된 것입니다.
verilog와의 차이점은 verilog는 묵시적으로 내부에서 wait 구문이 존재하여서 always 블럭의 끝에 도달하면 wait 상태에 들어가는 것이 당연합니다. 하지만, CTHREAD에서는 wait()를 CTHREAD의 끝에서 명시해 두어야 합니다.
물론 그 중간에 넣어도 됩니다. 이런 경우 Multi Stage가 될 수 있습니다.

Posted by GUNDAM_IM